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http://infotec.repositorioinstitucional.mx/jspui/handle/1027/441| Generador de código VHDL que describe Máquinas de Soporte Vectorial optimizadas para su implementación en FPGA para aplicaciones en Internet de las Cosas | |
| OMAR PIÑA RAMIREZ | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Internet de las Cosa (IoT) | |
| El objetivo general del proyecto es desarrollar un prototipo de framework que permita entrenar modelos de SVM para posteriormente implementarlos en FPGA a partir de la generación automática del código VHDL optimizado que los describe. Dicho framwork también contemplará herramientas de análisis de desempeño de las implementaciones FPGA. Protocolo de investigación | |
| INFOTEC Centro de Investigación e Innovación en Tecnologías de la Información y Comunicación | |
| 2020 | |
| Protocolo de investigación | |
| Español | |
| Investigadores Público en general | |
| Piña Ramírez, O. (2020). Generador de código VHDL que describe Máquinas de Soporte Vectorial optimizadas para su implementación en FPGA para aplicaciones en Internet de las Cosas. INFOTEC. | |
| OTRAS ESPECIALIDADES TECNOLÓGICAS | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Estudios no vigentes |
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|---|---|---|---|
| 2S_1_1_3-Dr_Omar_Piña-Protocolo de Investigación(Generación de código).pdf | 483.66 kB | Adobe PDF | Visualizar/Abrir |